Verilog – Fansen

【FPGA】时钟生成模块

首先需要已知时钟频率是多少，它的底层是基于DDS的原理去实现的。它的计算方法可以见这个LabVIEW小程序； … 继续阅读【FPGA】时钟生成模块

「通信工程」拓展汉明码(16,11) eHamming(16,11) 编解码

通信工程：使用Verilog来实现拓展汉明码(16,11) eHamming(16,11) 编解码